A target register of an instruction is assigned a rename register in response to the instruction being issued. That is, the target register is renamed at issue time, not at dispatch time. To handle a new deadlock issue this gives rise to, rename register allocation/deallocation logic, according to the present invention, includes logic for allocating and deallocating two sets of rename registers, one set from a regular rename buffer and another set from an overflow rename buffer. According to this allocation/deallocation logic, if the oldest dispatched, noncompleted instruction is ready for assignment of a rename register and the regular rename buffer is full, then a rename register is assigned from the overflow rename buffer to this instruction.

Ein Zielregister einer Anweisung wird ein Umbennenung Register in Erwiderung auf die Anweisung zugewiesen, die herausgegeben wird. Das heißt, wird das Zielregister zur Ausgabe Zeit, nicht zur Abfertigung Zeit umbenannt. Um ein neues Einriegelschloß anzufassen geben Sie dieses verursacht, umbenennt Logik des Registers allocation/deallocation, entsprechend der anwesenden Erfindung, einschließt Logik für das Zuteilen heraus und zwei Sätze von freigebend benennen Sie Register um, benennen ein Satz von einem regelmäßigem Puffer um und ein anderer Satz von einem Überlauf benennen Puffer um. Entsprechend dieser allocation/deallocation Logik wenn älteste noncompleted geschickt, Anweisung ist bereit zur Anweisung eines Umbennenung Registers und die regelmäßigen benennen Puffer ist voll, dann ein Umbennenung Register wird zugewiesen vom Überlauf umbenennen Puffer zu dieser Anweisung um.