A single phase edge-triggered staticized dynamic flip-flop circuit for use
with dynamic logic gates includes a dynamic input stage and a static
output stage. The dynamic input stage is coupled to receive a data signal
and a clock signal. During the precharge phase, the dynamic input stage
provides an output signal that is the complement of the data signal. The
dynamic input stage output signal is precharged to a logic high level
during the precharge phase. During the evaluation phase, the dynamic input
stage generates an output signal that either remains at a logic high level
or else transitions from high-to-low, complementing the logic level of the
data signal. The static output stage receives the output signal from the
dynamic input stage and the clock signal. During the precharge phase, the
static output stage maintains the flip-flop output signal logic at the
logic level of the previous evaluation phase independently of the signal
received from the dynamic input stage. During the evaluation phase, the
static output stage outputs the complement of the output signal received
from the dynamic input stage.
Ein flankengesteuerter geübernommener dynamischer Flipflopstromkreis des einphasigen für Gebrauch mit dynamischen Logikgattern schließt ein dynamisches Eingang Stadium und ein statisches Ausgang Stadium ein. Das dynamische Eingang Stadium wird verbunden, um ein Datensignal und ein Taktgebersignal zu empfangen. Während der Vor-Aufladung Phase stellt das dynamische Eingang Stadium ein Ausgangssignal zur Verfügung, das die Ergänzung des Datensignals ist. Das dynamische Eingang Stadium Ausgangssignal wird zu einem hohen Niveau der Logik während der Vor-Aufladung Phase vorbelastet. Während der Auswertung Phase erzeugt das dynamische Eingang Stadium ein Ausgangssignal, daß entweder auf einem hohen Niveau der Logik bleibt, oder sonst Übergänge von hoch-zu-niedrigem, das Logikniveau der Daten ergänzend signalisieren. Das statische Ausgang Stadium empfängt das Ausgangssignal vom dynamischen Eingang Stadium und vom Taktgebersignal. Während der Vor-Aufladung Phase behält das statische Ausgang Stadium die Flip-Flop Ausgangssignallogik auf dem Logikniveau der vorhergehenden Auswertung Phase unabhängig des Signals bei, das vom dynamischen Eingang Stadium empfangen wird. Während der Auswertung Phase gab der Static Stadium Ausgänge aus, welche die Ergänzung des Ausgangssignals vom dynamischen Eingang Stadium empfing.
