In a computer system comprising a CPU, a cache memory and a main memory wherein the cache memory is virtually addressed, and some of the virtual addresses are alias address to each other, a cache memory controller comprising a cache control logic, a cache tag array, a memory management unit, and an alias detection logic is provided. The cache control logic skips flushing of a cache line if the cache line is corresponding to a memory block in a non-cacheable physical memory page, thereby avoiding unnecessary flushes and allowing the CPU to update the cache memory and the main memory using an improved write through and no write allocate approach that reduces cache flushes.

In een computersysteem dat uit een cpu bestaat, zijn een voorgeheugen en een hoofdgeheugen waarin het voorgeheugen vrijwel wordt gericht, en enkele virtuele adressen alias adres aan elkaar, een voorgeheugencontrolemechanisme dat uit een logica van de geheim voorgeheugencontrole, een serie van de geheim voorgeheugenmarkering, een eenheid van het geheugenbeheer bestaat, en een logica van de aliasopsporing wordt verstrekt. De logica van de geheim voorgeheugencontrole slaat het spoelen van een geheim voorgeheugenlijn als over de geheim voorgeheugenlijn aan een geheugenblok in een niet cacheable fysieke geheugenpagina beantwoordt, daardoor door schrijven het vermijden van onnodige vloed en het toestaan van cpu om het voorgeheugen en het belangrijkste geheugen bij te werken die beter gebruiken en geen schrijf toewijzen benadering die geheim voorgeheugenvloed vermindert.