An interface circuit, coupled between a first circuitry that is synchronous to a first clock (sclk) and a second circuitry that is synchronous to a second clock (mclk), for transferring data between the first and second circuitry and achieving a fast turn-around time between a data request from the mclk domain circuitry and a bus request in the sclk domain. A first FIFO buffer for transferring data from the first circuitry to the second circuitry is provided. Logic associated with the first FIFO to synchronize reads and writes to the first FIFO is also provided. A read Bus Request Enable Generator provides a read bus request enable signal to the first circuitry, and an At.sub.-- least.sub.-- x.sub.-- words.sub.-- filled Flag Generator provides a plurality of flags, which indicate degrees of fullness of the first FIFO buffer to the second circuitry. A second FIFO buffer transfers data from the second circuitry to the first circuitry. Associated logic for synchronizing reads and writes to the second FIFO buffer is provided. A write Bus Request Enable Generator provides a write bus request enable signal to the first circuitry, and an At.sub.-- least.sub.-- y.sub.-- words.sub.-- empty Flag Generator provides a plurality of flags, which indicate degrees of emptiness of the second buffer to the second circuitry.

Um circuito de relação, acoplado entre uns primeiros circuitos que sejam synchronous a um primeiro pulso de disparo (sclk) e uns segundos circuitos que sejam synchronous a um segundo pulso de disparo (mclk), porque dados transferindo entre os primeiros e segundos circuitos e a realização de uma estadia de rotação rápida entre um pedido dos dados dos circuitos do domínio do mclk e um pedido da barra-ônibus no domínio do sclk. Um primeiro amortecedor do FIFO para dados transferindo dos primeiros circuitos aos segundos circuitos é fornecido. A lógica associada com o primeiro FIFO para sincronizar lê e escreve ao primeiro FIFO é fornecida também. Um pedido lido da barra-ônibus permite o gerador fornece um pedido lido da barra-ônibus permite o sinal aos primeiros circuitos, e um At.sub. - - least.sub. - - x.sub. - - words.sub. - - o gerador enchido da bandeira fornece um plurality das bandeiras, que indicam graus de fullness do primeiro amortecedor do FIFO aos segundos circuitos. Um segundo amortecedor do FIFO transfere dados dos segundos circuitos aos primeiros circuitos. A lógica associada para sincronizar lê e escreve ao segundo amortecedor do FIFO é fornecida. Um pedido da barra-ônibus da escrita permite o gerador fornece um pedido da barra-ônibus da escrita permite o sinal aos primeiros circuitos, e um At.sub. - - least.sub. - - y.sub. - - words.sub. - - gerador vazio da bandeira fornece um plurality das bandeiras, que indicam graus de emptiness do segundo amortecedor aos segundos circuitos.