A PCI-to-PCI bridge circuit configurable to pass a parity error from one bus to the other bus during a prefetch includes a first interface for interfacing with a first PCI bus, a second interface for interfacing with to a second PCI bus, and a parity correction logic circuit. In response to one of a set of predetermined read commands from a device on the first PCI bus to read data from a device on the second PCI bus, the bridge circuit will initiate a prefetch transaction on the second PCI bus to read the requested data from the device on the second PCI bus. The parity correction logic circuit is coupled to receive from the first interface a first byte enable signal and a second byte enable signal, which are part of the read transaction on the first PCI bus. The parity correction logic circuit is also coupled to receive from the second interface a parity signal corresponding to the prefetch transaction on the second PCI bus. The parity correction logic circuit provides to the first interface a parity signal that causes a data parity error for the read transaction on said first PCI bus when the prefetch read transaction on said second PCI bus has a data parity error.

Un circuito di ponticello di PCI-to-PCI configurabile passare un errore di parità da un bus all'altro bus durante il prefetch include una prima interfaccia per collegare mediante interfaccia ad un primo bus del PCI, una seconda interfaccia per collegare mediante interfaccia ad un secondo bus del PCI e un circuito logico di correzione di parità. In risposta ad uno di un insieme degli ordini indicati predeterminati da un dispositivo sul primo bus del PCI ai dati protetti da un dispositivo sul secondo bus del PCI, il circuito di ponticello inizierà una transazione del prefetch sul secondo bus del PCI per indicare i dati chiesti dal dispositivo sul secondo bus del PCI. Il circuito logico di correzione di parità coppia per ricevere dalla prima interfaccia che un primo byte permette il segnale e un secondo byte permette il segnale, che fanno parte della transazione colta sul primo bus del PCI. Il circuito logico di correzione di parità inoltre coppia per ricevere dalla seconda interfaccia un segnale di parità che corrisponde alla transazione del prefetch sul secondo bus del PCI. Il circuito logico di correzione di parità fornisce alla prima interfaccia un segnale di parità che causa un errore di parità di dati per la transazione colta sul primo bus detto del PCI quando il prefetch ha letto la transazione sul secondo bus detto del PCI ha un errore di parità di dati.