An on-chip resistance to an input current of an input signal includes a parallel transistor resistor and a control circuit for biasing the transistors of the parallel transistor resistor. The parallel transistor resistor includes first and second transistors of first and second types. Each transistor includes first and second current handling terminals and a control terminal. The control terminals are coupled to receive control signals from the control circuit. The first current handling terminals are coupled to provide an input node for receiving an input signal, and the second current handling terminals are coupled to provide an output signal. The control circuit is coupled to provide the first and second control signals for biasing the respective first and second transistors so that a first derivative of a resistance of the parallel transistor resistor in relation to an input-to-output voltage is zero at a selectable operation point.

Una resistencia de la en-viruta a una corriente de la entrada de una señal de entrada incluye un resistor paralelo del transistor y un circuito de control para predisponer los transistores del resistor paralelo del transistor. El resistor paralelo del transistor incluye primero y los segundos transistores de primero y los segundos tipos. Cada transistor incluye terminales de dirección primero y en segundo lugar actuales y un terminal del control. Los terminales del control se juntan para recibir señales de control del circuito de control. La primera corriente que maneja los terminales se junta para proporcionar un nodo de la entrada para recibir una señal de entrada, y la segunda corriente que maneja los terminales se junta para proporcionar una señal de salida. El circuito de control se junta para proporcionar las primeras y segundas señales de control para predisponer los primeros y segundos transistores respectivos de modo que un primer derivado de una resistencia del resistor paralelo del transistor en lo referente a un voltaje de la entrada-a-salida sea cero en un punto seleccionable de la operación.

 
Web www.patentalert.com

< (none)

< Scene synchronization of multiple computer displays

> Selector and decision wait using pass gate XOR

> (none)

~ 00002