An automated method detects electromigration violations in an integrated circuit design. Starting from the lowest hierarchy of the design so far completed, the parasitic (resistance and capacitance) component values extracted from a layout file are propagated up. Then, at the top-most level, lumping algorithms are employed to calculate the parasitic values for all of the top-most level nets. These values are then passed back down to the lower levels and then at each level, the layout is checked using previously computed parasitic values and EM limits. A peak current, AC-average current and AC-rms current are calculated for every layout, and then compared with the process EM rules for violations, in which the optimum line width and number of vias are specified for each interconnection.

Een geautomatiseerde methode ontdekt elektromigratieschendingen in een ontwerp van geïntegreerde schakelingen. Beginnend van de laagste hiërarchie van het tot dusver voltooide ontwerp, worden de parasitische (weerstand en capacitieve weerstand) componentenwaarden die uit een lay-outdossier worden gehaald omhoog verspreid. Dan, op het hoogste niveau, dat zijn de algoritmen aangewend om de parasitische waarden voor de elk van hoogste niveaunetten te berekenen samenvoegt. Deze waarden worden dan terug doorgegeven tot de lagere niveaus en dan op elk niveau, wordt de lay-out gecontroleerd gebruikend eerder gegevens verwerkte parasitische waarden en grenzen EM. Een piekstroom, de ac-Gemiddelde stroom en de stroom ac-Rms worden berekend voor elke lay-out, en met de procesem regels voor schendingen dan vergeleken, waarin de optimale lijnbreedte en het aantal vias voor elke interconnectie worden gespecificeerd.