A fault-tolerant computer architecture is described wherein the effect of hardware faults is diminished. The architecture employs a main data bus having a plurality of interface slots for interconnecting conventional computer sub-systems. The number and type of sub-systems may vary considerably, however, a central processor sub-system which encompasses the inventive elements of the invention is always included. The central processor sub-system employs a plurality of central processing modules operating in parallel in a substantially synchronized manner. One of the central processing modules operates as a master central processing module, and is the only module capable of reading data from and writing data to the main data bus. The master central processing module is initially chosen arbitrarily from among the central processing modules. Each central processing module contains a means by which the module can compare data on the main data bus with data on a secondary bus within each module in order to determine if there is an inconsistency indicating a hardware fault. If such an inconsistency is detected, each module generates state outputs which reflect the probability that a particular module is the source of the fault. A synchronization bus which is separate from the main data bus interconnects the central processing modules and transmits the state outputs from each module to every other central processing module.

Se describe una arquitectura de computadora fault-tolerant en donde el efecto de las averías del hardware se disminuye. La arquitectura emplea un ómnibus de datos principal que tiene una pluralidad de ranuras del interfaz para interconectar subsistemas convencionales de la computadora. El número y el tipo de subsistemas pueden variar considerablemente, sin embargo, un subsistema de la unidad central de proceso que abarca los elementos inventivos de la invención es siempre incluido. El subsistema de la unidad central de proceso emplea una pluralidad de central que procesa los módulos que funcionan en paralelo de una manera substancialmente sincronizada. Uno de la central que procesa los módulos funciona como módulo de proceso central principal, y es el único módulo capaz de datos de lectura de y de datos de la escritura al ómnibus de datos principal. El módulo de proceso central principal se elige inicialmente arbitrariamente entre de la central que procesa los módulos. Cada módulo de proceso central contiene los medios por los cuales el módulo puede comparar datos sobre el ómnibus de datos principal con datos sobre un autobús secundario dentro de cada módulo para determinarse si hay una inconsistencia que indica una avería del hardware. Si se detecta tal inconsistencia, cada módulo genera las salidas del estado que reflejan la probabilidad que un módulo particular es la fuente de la avería. Un autobús de la sincronización que está a parte del ómnibus de datos principal interconecta la central que procesa los módulos y transmite el estado hace salir de cada módulo a cada otro módulo de proceso central.