An extended frequency lock range is achieved in a phase-locked loop (PLL) circuit based on sampled phase detectors by introducing frequency feedback into the PLL circuit. At least one data sampler samples adjacent bits of incoming data, such as data bits D.sub.X and D.sub.Y, and an edge detector samples an edge, E, of the incoming data signal between the two data bits, D.sub.X and D.sub.Y. Sequence values "101" or "010" for the data bits D.sub.X, E and D.sub.Y, are not valid and indicate that the VCO is sampling the incoming data stream too slowly. When sequence values of "101" or "010" are measured by the sampled phase detectors, the frequency of the VCO output, V.sub.O, is known to be too low, and a constant current is preferably injected by the sampled phase detector into the PLL, until the frequency becomes too high, upon which a constant current of opposite polarity is applied. A PLL circuit having a frequency detector in combination with a biased phase detector is also disclosed, to ensure that the PLL can be locked. A biased phase detector applies more phase error correction in one direction than in the other direction. For example, a positive biased phase detector applies more positive current, I.sub.UP, over time than negative current, I.sub.DOWN. The VCO control voltage is initialized to a value below the lock-in voltage for a positive biased phase detector embodiment, and the positive biased phase detector will cause a steady increase in the VCO control voltage until the PLL locks, thereby causing the phase error to be approximately zero.

Una gama extendida de la cerradura de la frecuencia se alcanza en un circuito fase-bloqueado del lazo (PLL) basado en detectores muestreados de la fase introduciendo la regeneración de la frecuencia en el circuito de PLL. Por lo menos un dechado de los datos muestrea los pedacitos adyacentes de datos entrantes, tales como bits de datos D.sub.X y D.sub.Y, y un detector del borde muestrea un borde, E, de los datos entrantes señala entre los dos bits de datos, D.sub.X y D.sub.Y. La secuencia valora "101" o "010" para los bits de datos D.sub.X, E y D.sub.Y, es inválida e indica que el VCO está muestreando la secuencia de datos entrante demasiado lentamente. Cuando los valores de la secuencia de "101" o "010" son medidos por los detectores muestreados de la fase, la frecuencia de la salida de VCO, V.sub.O, se sabe para ser demasiado baja, y una corriente constante es inyectada preferiblemente por el detector muestreado de la fase en el PLL, hasta que la frecuencia llega a ser demasiado alta, sobre la cual una corriente constante de la polaridad opuesta se aplica. Un circuito de PLL que tiene un detector de la frecuencia conjuntamente con un detector en polarización negativa de la fase también se divulga, para asegurarse de que el PLL puede ser bloqueado. Un detector en polarización negativa de la fase aplica más corrección de error de fase en una dirección que en la otra dirección. Por ejemplo, un detector en polarización negativa positivo de la fase aplica una corriente más positiva, I.sub.UP, en un cierto plazo que la corriente negativa, I.sub.DOWN. El voltaje del control de VCO se inicializa a un valor debajo del cerradura-en el voltaje para una encarnación en polarización negativa positiva del detector de la fase, y el detector en polarización negativa positivo de la fase causará un aumento constante en el voltaje del control de VCO hasta que el PLL se traba, de tal modo haciendo el error de fase ser aproximadamente cero.