A computer implemented method for generating a layout for a set of transistors on a semiconductor chip. The method comprises the step of folding transistors of the set whose sizes exceed a predetermined maximum size. Then a list of implicitly enumerated diffusion sharing arrangements of the transistors of the set is created. The method also comprises the step of choosing an arrangement from the list that uses the least horizontal space on the chip and generating a layout of the set of transistors on the chip according to the chosen arrangement. Embodiments of the invention generate diffusion sharing arrangements that are unique with respect to transistor folds, transistor orientations, and transistor fold interlacing arrangements.

Ένας υπολογιστής εφάρμοσε τη μέθοδο για ένα σχεδιάγραμμα για ένα σύνολο κρυσταλλολυχνιών σε ένα τσιπ ημιαγωγών. Η μέθοδος περιλαμβάνει το βήμα του διπλώματος των κρυσταλλολυχνιών του συνόλου τα του οποίου μεγέθη υπερβαίνουν ένα προκαθορισμένο μέγιστο μέγεθος. Κατόπιν ένας κατάλογος σιωπηρά απαριθμημένης διάχυσης που μοιράζεται τις ρυθμίσεις των κρυσταλλολυχνιών του συνόλου δημιουργείται. Η μέθοδος περιλαμβάνει επίσης το βήμα της επιλογής μιας ρύθμισης από τον κατάλογο που χρησιμοποιεί το λιγότερο οριζόντιο διάστημα στο τσιπ και την παραγωγή ενός σχεδιαγράμματος του συνόλου κρυσταλλολυχνιών στο τσιπ σύμφωνα με την επιλεγμένη ρύθμιση. Οι ενσωματώσεις της εφεύρεσης παράγουν τη διάχυση μοιραμένος τις ρυθμίσεις που είναι μοναδικές όσον αφορά τις πτυχές κρυσταλλολυχνιών, τους προσανατολισμούς κρυσταλλολυχνιών, και να συμπλέξουν πτυχών κρυσταλλολυχνιών τις ρυθμίσεις.