An interface system for testing and verifying the design of an ASIC at different levels of abstraction, wherein the ASIC includes a logic entity and a processor entity. The system of the present invention is embodied as software which executes within a computer system. The software, when executed by the computer system, causes the computer system to implement a model of the ASIC, a simulator, and a test interface. The model of the ASIC is embodied in HDL (Hardware Description Language) and includes a logic entity and a processor entity. The simulator is adapted to test the model. The test interface interfaces the model with the simulator. The test interface includes a simulator portion and a model portion. The simulator portion is coupled to the simulator. The model portion is embodied in HDL and is coupled to both the logic entity and the processor entity. The model portion and the simulator portion are coupled to exchange information. The model portion is operable to obtain register status information of the processor entity and provide the register status information to the simulator via the simulator portion such that the register status is observable by the simulator as the model is simulated at different of levels of abstraction.

Un sistema de interfaz para probar y verificar el diseño de un ASIC en diversos niveles de la abstracción, en donde el ASIC incluye una entidad de la lógica y una entidad del procesador. El sistema de la actual invención se incorpora como software que se ejecute dentro de un sistema informático. El software, cuando es ejecutado por el sistema informático, hace el sistema informático poner un modelo en ejecucio'n del ASIC, de un simulador, y de un interfaz de la prueba. El modelo del ASIC se incorpora a HDL (idioma descriptivo del hardware) e incluye una entidad de la lógica y una entidad del procesador. El simulador se adapta para probar el modelo. El interfaz de la prueba interconecta el modelo con el simulador. El interfaz de la prueba incluye una porción del simulador y una porción modelo. La porción del simulador se junta al simulador. La porción modelo se incorpora a HDL y se junta a la entidad de la lógica y a la entidad del procesador. La porción modelo y la porción del simulador se juntan para intercambiar la información. La porción modelo es operable obtener la información de estado del registro de la entidad del procesador y proporcionar la información de estado del registro al simulador vía la porción del simulador tales que el estado del registro es observable por el simulador pues el modelo se simula en diferente de niveles de la abstracción.