Scan testing of logic circuitry is facilitated by providing register circuits, each having an input gate configured to selectively pass a data s signal applied to that register, a master stage configured to store a data signal passed by the input gate of that register, an interstage gate configured to selectively pass a data signal stored by the master stage of that register, and a slave stage configured to store a data signal passed by the interstage gate of that register. Inter-register gates are operatively arranged to selectively pass a data signal stored by the master stage of an associated respective first one of the registers to the master stage of an associated respective second one of the registers for storage by the master stage of that second one of the registers. During normal operation, circuitry is configured to alternately enable the input gates and the interstage gates, and to disable the inter-register gates. During a scan mode, circuitry is configured to disable the input gates and the interstage gates, and to alternately enable alternate ones of the inter-register gates.

La prueba de la exploración del trazado de circuito de la lógica es facilitada proporcionando los circuitos del registro, cada uno que hace una puerta de entrada configurar para pasar selectivamente una señal de los datos s aplicada a ese registro, una etapa principal configurada para almacenar una señal de los datos pasada por la puerta de entrada de ese registro, una puerta inter-etapas configurada para pasar selectivamente una señal de los datos almacenada por la etapa principal de ese registro, y una etapa auxiliar configurada para almacenar una señal de los datos pasada por la puerta inter-etapas de ese registro. Inter-coloque las puertas se arreglan operativo pasar selectivamente una señal de los datos almacenada por la etapa principal de primera respectiva asociada de los registros a la etapa principal de segunda respectiva asociada de los registros para el almacenaje por la etapa principal de aquél segundo de los registros. Durante la operación normal, el trazado de circuito se configura alternativamente para permitir las puertas de entrada y las puertas inter-etapas, e inhabilitar inter-coloque las puertas. Durante un modo de exploración, el trazado de circuito se configura para inhabilitar las puertas de entrada y las puertas inter-etapas, y alternativamente permitir suplente unos de inter-colocan las puertas.