A synchronous SRAM comprising an SRAM core having a memory array of a plurality of bytes, having a plurality of byte write drivers, having sense amplifiers, and having I/O buffers; a plurality of byte write registers respectively connected to the write drivers, the byte write registers selectively activating corresponding byte write drivers to input data into the memory array during a write operation; a plurality of data inputs organized into bytes; a byte write enable input; a plurality of byte write inputs; and byte write enable circuitry connecting the byte write inputs and the byte write enable input to the byte write registers and selectively causing individual bytes of the data inputs to be written into the SRAM core when a predetermined asserted logic level is present on the byte write enable input and also depending on the asserted logic level on the individual byte write inputs.

Un SRAM synchrone comportant un noyau de SRAM ayant un choix de mémoire d'une pluralité de bytes, ayant une pluralité de byte écrit des conducteurs, ayant des amplificateurs de sens, et ayant des amortisseurs d'I/O ; une pluralité de byte écrivent des registres respectivement reliés aux conducteurs d'inscription, le byte écrivent des registres activant sélectivement le byte correspondant écrivent des conducteurs aux données d'entrée dans la rangée de mémoire pendant une opération d'inscription ; une pluralité d'entrées de données organisées en bytes ; un byte écrivent permettent l'entrée ; une pluralité de byte écrivent des entrées ; et le byte écrivent permettent des circuits reliant le byte écrivent des entrées et le byte écrivent permettent l'entrée au byte écrivent des registres et sélectivement entraînant différents bytes des entrées de données être écrit dans le noyau de SRAM quand un niveau affirmé prédéterminé de logique est présent sur le byte écrivent permettent l'entrée et également selon le niveau affirmé de logique sur le byte individuel écrivez les entrées.