A method for minimizing signal delay and power consumption is provided. Through combined power simulation and delay analysis, iterative transistor resizing is performed based on a variety of factors including relative delay of associated circuit paths, nodal switching activities and association of transistors in channel-connected sets.

Une méthode pour réduire au minimum le signal retardent et la puissance d'énergie est fournie. Par la simulation combinée de puissance et retardez l'analyse, transistor itératif remettant à la côte est exécuté a basé sur une variété de facteurs comprenant le parent retardent des chemins associés de circuit, des activités nodales de commutation et de l'association des transistors dans les ensembles canal-reliés.