A memory test control circuit in an MML integrated circuit is connected to a first pad which receives memory control signals to control first and second memories of the MML circuit. The memory test control circuit is also connected to a second pad which receives memory data signals for the first and second memories. The memory test control circuit is also connected to the logic block and to the first and second memories. The memory test control circuit transmits the memory control signals and the memory data signals to the first and second memories when the first and second memories are tested and transmits the memory control signals and the memory data signals to the logic block during normal operation of the MML integrated circuit. Accordingly, the memory test control circuit allows pass-through of memory data and control signals directly to the memory blocks during test mode, and provides the memory data and control signals to the logic block during normal operations.

Un circuito di controllo della prova di memoria in un circuito integrato di MML è collegato ad un primo rilievo che riceve i segnali di controllo di memoria controllare in primo luogo e le seconde memorie del MML girano intorno a. Il circuito di controllo della prova di memoria inoltre è collegato ad un secondo rilievo che riceve i segnali di dati di memoria per le prime e seconde memorie. Il circuito di controllo della prova di memoria inoltre è collegato al blocchetto di logica ed alle prime e seconde memorie. Il circuito di controllo della prova di memoria trasmette i segnali di controllo di memoria ed i segnali di dati di memoria alle prime e seconde memorie quando le prime e seconde memorie sono esaminate e trasmette i segnali di controllo di memoria ed i segnali di dati di memoria al blocchetto di logica durante il funzionamento normale del circuito integrato di MML. Di conseguenza, il circuito di controllo della prova di memoria permette il pass-through dei dati di memoria e dei segnali di controllo direttamente ai blocchetti di memoria durante il modo della prova e fornisce i dati di memoria ed i segnali di controllo al blocchetto di logica durante i funzionamenti normali.