A method and system for performing timing analysis on an integrated circuit design are disclosed. It is always advantageous to be able to conveniently perform a timing analysis on the entire IC design at any stage of the design process in order to gain more accurate timing information about the design. However, at an early stage of the design process, the available physical circuit data are often incomplete, not to mention these preliminary data are usually of a lower quality as far as capability of providing an accurate RC delay and capacitance estimation is concerned. To make the best usage of the preliminary data, the present disclosure describes a method of performing a fleeting timing analysis that can be very useful during an early floor planning stage of the design process when there is no opportunity to buffer or widen any exceptionally long interconnect wires within the IC circuit design. As a result, much faster design turn-around time may be achieved because buffer insertion need not be run for every new pass of the physical circuit design data.

Een methode en een systeem om timingsanalyse van worden een ontwerp van geïntegreerde schakelingen uit te voeren onthuld. Het is altijd voordelig een timingsanalyse van het volledige IC ontwerp in om het even welk stadium van het ontwerpproces kunnen gemakshalve uitvoeren om nauwkeurigere timingsinformatie over het ontwerp te bereiken. Nochtans, in een vroeg stadium van het ontwerpproces, zijn de beschikbare fysieke kringsgegevens vaak onvolledig, om nog te zwijgen van om deze inleidende gegevens te vermelden zijn gewoonlijk van een lagere kwaliteit wat betreft het vermogen van het verstrekken van een nauwkeurige vertraging RC en capacitieve weerstandsschatting. Om het beste gebruik van de inleidende gegevens te maken, beschrijft de huidige onthulling een methode om een vluchtige timingsanalyse uit te voeren die tijdens een vroeg vloer planningsstadium van het ontwerpproces zeer nuttig kan zijn wanneer er geen kans is om uitzonderlijk lang voor om het even welk als buffer op te treden of te verwijden onderling verbindt draden binnen het IC kringsontwerp. Dientengevolge, kan de veel snellere ontwerpomlooptijd worden bereikt omdat de buffertoevoeging niet voor elke nieuwe pas van de fysieke gegevens van het kringsontwerp te hoeven worden in werking gesteld.