A scannable fast domino output latch is provided. A scannable latch circuit includes a scan logic receiving a scan data input and a scan data clock. The scannable latch circuit includes a transistor stack receiving a data input and receiving a system clock. A first inverter is connected to the transistor stack. The first inverter provides a latch output. A feedback path logic is connected across the first inverter. The feedback path logic is activated responsive to both the system clock and the scan data clock. Improved performance is provided by eliminating the transfer gate and active feedback from the critical path of the scannable latch circuit. The feedback path logic is activated when both the system clock and the scan data clock are low.

Un verrou rapide analysable de rendement de domino est fourni. Un circuit analysable de verrou inclut une logique de balayage recevant une entrée de données de balayage et des données de balayage synchronisent. Le circuit analysable de verrou inclut une pile de transistor recevant une entrée de données et recevant une horloge de système. Un premier inverseur est relié à la pile de transistor. Le premier inverseur fournit un résultat de verrou. Une logique de chemin de rétroaction est reliée à travers le premier inverseur. La logique de chemin de rétroaction est sensible activé à l'horloge de système et les données de balayage synchronisent. L'exécution améliorée est fournie en éliminant la porte de transfert et la rétroaction active du chemin critique du circuit analysable de verrou. La logique de chemin de rétroaction est activée quand l'horloge de système et l'horloge de données de balayage sont basses.