A modular, scalable system architecture that includes a data traffic master for providing high-bandwidth, shared memory connections to two or more processor units. The system architecture includes an array of memory modules coupled to an array of processor units by a traffic master. Each of the memory modules is connected to the traffic master by a data channel, and each data channel includes an address path and a data path. The data channels all share a common data path bit-width. On the other hand, the processor units are each coupled to the traffic master by data busses that have address and data path widths dictated by their design. Although the address path width of a given processor unit may be unable to span the address space of the shared memory, the processor unit can nonetheless access any memory location through the use of page pointers. Further, although the data path width of a given processor unit may be too large for a single data channel to support, several data channels may be combined to provide the required data path width. The traffic master includes a processor interface port for each processor unit, and a router. The processor interface ports convert data bus address and write data signals into corresponding data channel address and write data signals, and also convert data channel read data signals into corresponding data bus read data signals. The router routes the data channel signals between the processor interface ports and the memory modules. When applied to multimedia systems with a microcontroller, one or more digital signal processors, and one or more hardware accelerators, this architecture is expected to provide a substantial increase in processing capabilities.

Une architecture modulaire et scalable de système qui inclut un maître du trafic de données pour fournir la haut-largeur de bande, raccordements partagés de mémoire à deux unités ou plus de processeur. L'architecture de système inclut une rangée de modules de mémoire couplés à un choix d'unités de processeur par un maître du trafic. Chacun des modules de mémoire est relié au maître du trafic par un canal de données, et chaque canal de données inclut un chemin d'adresse et une circulation de données. Les données creusent des rigoles toute la part une peu-largeur commune de circulation de données. D'autre part, les unités chacune de processeur sont couplées au maître du trafic en les bus de données qui ont des largeurs de circulation d'adresse et de données dictées par leur conception. Bien que la largeur de chemin d'adresse d'une unité indiquée de processeur puisse ne pouvoir pas enjamber l'espace adresse de la mémoire partagée, l'unité de processeur peut néanmoins accéder à n'importe quel endroit de mémoire par l'utilisation des indicateurs de page. De plus, bien que la largeur de circulation de données d'une unité indiquée de processeur puisse être trop grande pour qu'un canal simple de données soutienne, plusieurs canaux de données peuvent être combinés pour fournir la largeur de circulation de données exigée. Le maître du trafic inclut un port d'interface de processeur pour chaque unité de processeur, et un couteau. L'adresse de bus de données de converti de ports d'interface de processeur et écrivent des signaux de données dans l'adresse de canal correspondante de données et écrivent des signaux de données, et convertissent également des signaux de données lues de canal de données en signaux correspondants de données lues de bus de données. Le couteau conduit les signaux de canal de données entre les ports d'interface de processeur et les modules de mémoire. Une fois appliquée aux multimédia des systèmes avec un microcontrôleur, un ou plusieurs processeurs de signal numérique, et un ou plusieurs accélérateurs de matériel, on s'attend à ce que cette architecture fournisse une augmentation substantielle des possibilités de traitement.