A method of on-chip interconnect design in an integrated circuit (IC) is provided. Fast circuit simulations of each net constituting the IC are performed for noise margin and slew rate analysis. A resistor/capacitor (RC) network for each net is generated from net lengths, and assignments of parasitic cross-coupling capacitances and shunt capacitances derived from three-dimensional field solver evaluations of pre-routing phase estimated wire geometries. If the noise margin and slew rate criteria are not satisfied for the net under simulation, the simulations are iterated, with a new wire geometry selected between iterations, until the criteria are satisfied. Each net is tagged with a wire geometry that satisfies noise margin and slew rate requirements which can then be passed to a routing tool.

Um método do projeto do interconnect da em-microplaqueta em um circuito integrado (IC) é fornecido. As simulações de circuito rápidas de cada rede que constitui o IC são executadas para a margem do ruído e a análise da taxa de pântano. Uma rede de resistor/capacitor (RC) para cada rede é gerada dos comprimentos líquidos, e as atribuições de capacidades entrelaçando parasíticas e de capacidades da derivação derivadas das avaliações tridimensionais do solver do campo da fase do pre-roteamento estimaram geometries do fio. Se os critérios da taxa da margem e de pântano do ruído não forem satisfeitos para a rede sob a simulação, as simulações estão iteradas, com uma geometria nova do fio selecionada entre iterações, até que os critérios estejam satisfeitos. Cada rede é etiquetada com uma geometria do fio que satisfaça às exigências da taxa da margem e de pântano do ruído que podem então ser passadas a uma ferramenta do roteamento.