A method for reducing a hysteresis effect in silicon-on-insulator CMOS circuits includes the steps of providing a circuit having CMOS objects, defining a beta ratio; resizing the CMOS objects based on the beta ratio, determining if the objects are a minimum size based on predetermined size criteria, if the objects are larger than the minimum size, defining a scaling factor based on a performance level of the object and resizing the object based on the scaling factor such that delay variations of the resized circuit are substantially constant. Also, a computer program product is provided for reducing the hysteresis effect.

Un metodo per la riduzione dell'effetto di isteresi in circuiti di CMOS dell'silicone-su-isolante include i punti di fornire un circuito che ha oggetti di CMOS, definenti un beta rapporto; ridimensionando gli oggetti di CMOS basati sul beta rapporto, determinante se gli oggetti sono un formato minimo basato sui test di verifica predeterminati di formato, se gli oggetti sono più grandi del formato minimo, definendo un fattore di scala basato ad un livello di rendimento dell'oggetto e ridimensionando l'oggetto basato sul fattore di scala tali che fa ritardare le variazioni del circuito ridimensionato sono sostanzialmente costanti. Inoltre, un prodotto di programma destinato all'elaboratore è fornito per la riduzione dell'effetto di isteresi.