A pipeline analog to digital converter architecture includes at least two error correction stages, one such error correction stage at the end of the pipeline architecture such that power savings and silicon area optimization are achieved by tailoring the performance of the pipeline stages towards the end of the pipeline architecture. The other error correction stages are placed with respect to the overall design sensitivities. The design according to the present invention is applicable to a broad class of pipeline architectures including multi-bit stages in the pipeline architecture.

Ένα ανάλογο σωληνώσεων στην ψηφιακή αρχιτεκτονική μετατροπέων περιλαμβάνει τουλάχιστον δύο στάδια διορθώσεων λάθους, ένα τέτοιο στάδιο διορθώσεων λάθους στο τέλος της αρχιτεκτονικής σωληνώσεων έτσι ώστε η αποταμίευση δύναμης και η βελτιστοποίηση περιοχής πυριτίου επιτυγχάνονται με την προσαρμογή της απόδοσης των σταδίων σωληνώσεων προς το τέλος της αρχιτεκτονικής σωληνώσεων. Τα άλλα στάδια διορθώσεων λάθους τοποθετούνται όσον αφορά τις γενικές ευαισθησίες σχεδίου. Το σχέδιο σύμφωνα με την παρούσα εφεύρεση ισχύει σε μια ευρεία κατηγορία αρχιτεκτονικών σωληνώσεων συμπεριλαμβανομένων των σταδίων πολυ-κομματιών στην αρχιτεκτονική σωληνώσεων.