A method conducts logic simulation in an integrated circuit device, in which a macro containing logic circuits formed therein is included in a chip including a plurality of cells. The method determines a first delay parameter relating to an input terminal of an internal cell of the macro connected to the input terminal of the macro, and a second delay parameter relating to an output terminal of an internal cell of the macro connected to the output terminal of the macro. The method then determines delay time data for a whole logic circuit including the plurality of cells and the macro, in accordance with delay parameters determined for the macro, in which the first delay parameter is taken as an input terminal delay parameter and the second delay parameter is taken as an output terminal delay parameter; delay parameters determined for the plurality of cells; and connection data for the whole logic circuit. The method merges the determined delay time data for the whole logic circuit and internal delay time data for the macro so as to conduct a logic simulation for the whole logic circuit in accordance with the merged delay time data.

Une méthode conduit la simulation de logique dans un dispositif de circuit intégré, en lequel un macro contenant des circuits logiques formés là-dedans est inclus dans un morceau comprenant une pluralité de cellules. La méthode détermine un premier retardent le paramètre concernant une borne d'entrée d'une cellule interne du macro relié à la borne d'entrée du macro, et une seconde retardent le paramètre concernant une borne de rendement d'une cellule interne du macro relié à la borne de rendement du macro. La méthode détermine alors retardent des données de temps pour un circuit logique entier comprenant la pluralité de cellules et du macro, selon retardent des paramètres déterminés pour le macro, dans lequel les premiers retardent le paramètre sont pris pendant qu'une borne d'entrée retardent le paramètre et la seconde retardent le paramètre est prise pendant qu'une borne de rendement retardent le paramètre ; retardez les paramètres déterminés pour la pluralité de cellules ; et données de raccordement pour le circuit logique entier. La méthode fusionne le déterminé retardent des données de temps pour le circuit logique entier et interne retardez les données de temps pour le macro afin de conduire une simulation de logique pour le circuit logique entier selon fusionné retardiez les données de temps.