Efficient formal verification of a system model is obtained by performing a state reachability analysis of an unrestricted full system model that includes constraints selected by the tester for testing a given property, followed by an analysis that permits a reduction in the complexity of the tested system's model. The analysis involves determining variables of the system's model that do not change value in the course of the state reachability analysis, often because of the constraints imposed prior to performing the reachability analysis. The unchanging variables are replaced with constants, and those constants are propagated through the system model to simplify the state transition relations that define the system. The simplified system model is then applied to a verification tool to determine whether the liveness property is satisfied.

La vérification formelle efficace d'un modèle de système est obtenue en exécutant une analyse de reachability d'état d'un plein modèle de système sans restriction qui inclut des contraintes choisies par l'appareil de contrôle pour examiner une propriété donnée, suivie d'une analyse qui permet une réduction de la complexité du modèle de système examiné. L'analyse implique de déterminer les variables du modèle de système qui ne changent pas la valeur au cours de l'analyse de reachability d'état, souvent en raison des contraintes imposées avant d'exécuter l'analyse de reachability. Les variables d'invariable sont remplacées avec des constantes, et ces constantes sont propagées par le modèle de système pour simplifier les relations de transition d'état qui définissent le système. Le modèle de système simplifié est alors appliqué à un outil de vérification pour déterminer si la propriété de liveness est satisfaite.