A memory controller to reduce the latency associated with multi-quanta system memory read operations is described. The memory controller transfers a first quantum of data (e.g., 64-bits or 32-bits) toward a requesting device upon its receipt from system memory. Subsequent data quanta may be aggregated to more fully utilize intra-memory controller data transfer pathways (e.g., 256-bits or 128-bits). Because intra-memory controller data pathways are wider than external data transfer pathways (e.g., memory bus and processor bus data paths), an indication of which portion or portions of the transferred data is valid is forwarded with the data.

Een geheugencontrolemechanisme wordt om de latentie te verminderen verbonden aan de gelezen verrichtingen van het multihoeveelhedensysteem geheugen beschreven. Het geheugencontrolemechanisme brengt een eerste quantum van gegevens (b.v., 64-beetjes of 32-beetjes) naar een het vragen apparaat over op zijn ontvangstbewijs van systeemgeheugen. De verdere gegevensquanta kunnen worden bijeengevoegd om de wegen van de de gegevensoverdracht van het intra-geheugencontrolemechanisme vollediger te gebruiken (b.v., 256-beetjes of 128-beetjes). Omdat de de gegevenswegen van het intra-geheugencontrolemechanisme breder zijn dan de externe wegen van de gegevensoverdracht (b.v., geheugenbus en van de bewerkerbus gegevenswegen), een aanwijzing waarvan verdeelt of de gedeelten overgebrachte gegevens door:sturen met de gegevens geldig is.

 
Web www.patentalert.com

< (none)

< KUZ, a novel family of metalloproteases

> Process for producing modified phenolic resin

> (none)

~ 00021