In a processor, store instructions are divided or cracked into store data and store address generation portions for separate and parallel execution within two execution units. The address generation portion of the store instruction is executed within the load store unit, while the store data portion of the instruction is executed in an execution unit other than the load store unit. If the store instruction is a fixed point execution unit, then the store data portion is executed within the fixed point unit. If the store instruction is a floating point store instruction, then the store data portion of the store instruction is executed within the floating point unit.

Dans un processeur, des instructions de magasin sont divisées ou fendues dans des données de magasin et stockent des parties de génération d'adresse pour l'exécution séparée et parallèle à moins de deux unités d'exécution. La partie de génération d'adresse de l'instruction de magasin est exécutée dans l'unité de magasin de charge, alors que la partie de données de magasin de l'instruction est exécutée dans une unité d'exécution autre que l'unité de magasin de charge. Si l'instruction de magasin est une unité d'exécution de point fixe, alors la partie de données de magasin est exécutée dans l'unité de point fixe. Si l'instruction de magasin est une instruction de magasin de virgule flottante, alors la partie de données de magasin de l'instruction de magasin est exécutée dans l'unité de virgule flottante.