A computer system is described including a processor for executing instructions, a memory module for storing instructions and data, and a memory controller coupled between the processor and the memory module. The memory controller provides a differential clock signal and memory access signals which are routed to the memory module. The memory module includes multiple memory devices coupled to a clock buffer. The clock buffer produces a new single-ended "regenerated" clock signal from the differential clock signal. The clock buffer includes an input buffer circuit and a phase-locked loop (PLL). The input buffer circuit receives the differential clock signal from the memory controller and produces a single-ended reference clock signal from the differential clock signal. The PLL produces the regenerated clock signal substantially at the same frequency of, and in synchronization with, the single-ended reference clock signal produced by the input buffer circuit. Each of the multiple memory devices is coupled to receive the regenerated clock signal, and the operations of the multiple memory devices are synchronized to the regenerated clock signal. The multiple memory devices within the memory module may be coupled to receive the memory access signals produced by the memory controller, and may store data or retrieve data in response to the memory access signals and the regenerated clock signal. The multiple memory devices may include synchronous dynamic random access memory (SDRAM) devices, and the memory module may be a dual in-line memory module (DIMM).

Ein Computersystem wird einschließlich einen Prozessor für die Durchführung von von Anweisungen, von von Gedächtnismodul für die Speicherung von von Anweisungen und von von Daten und von von Gedächtnissteuerpult, der zwischen dem Prozessor und dem Gedächtnismodul verbunden wird beschrieben. Der Gedächtnissteuerpult liefert ein Differenzzeituhrsignal und Speicherzugriffsignale, die auf dem Gedächtnismodul verlegt werden. Das Gedächtnismodul schließt die mehrfachen größtintegrierten Speicherbauelemente ein, die zu einem Taktgeberpuffer verbunden werden. Der Taktgeberpuffer produziert ein neues single-ended "erneuertes" Taktgebersignal aus dem Differenzzeituhrsignal. Der Taktgeberpuffer schließt einen Eingang Pufferstromkreis und eine Phase-verschlossene Schleife ein (PLL). Der Eingang Pufferstromkreis empfängt das Differenzzeituhrsignal vom Gedächtnissteuerpult und produziert ein single-ended Bezugtaktgebersignal aus dem Differenzzeituhrsignal. Das PLL produziert das erneuerte Taktgebersignal im wesentlichen bei der gleichen Frequenz und in der Synchrounisierung mit, des single-ended Bezugtaktgebersignals, das durch den Eingang Pufferstromkreis produziert wird. Jedes der mehrfachen größtintegrierten Speicherbauelemente wird verbunden, um das erneuerte Taktgebersignal zu empfangen, und die Betriebe der mehrfachen größtintegrierten Speicherbauelemente werden zum erneuerten Taktgebersignal synchronisiert. Die mehrfachen größtintegrierten Speicherbauelemente innerhalb des Gedächtnismoduls können verbunden werden, um die Speicherzugriffsignale zu empfangen, die durch den Gedächtnissteuerpult produziert werden und können Daten speichern, oder, Daten in Erwiderung auf die Speicherzugriffsignale und den erneuerten Taktgeber zurückzuholen signalisieren Sie. Die mehrfachen größtintegrierten Speicherbauelemente können synchrone dynamische Vorrichtungen des RAMS einschließen (SDRAM), und das Gedächtnismodul kann ein Doppelinline-Gedächtnismodul (DIMM) sein.

 
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< Input/output recovery system which is based upon an error rate and a current state of the computer environment

> SLR camera which can selectively utilize light-sensitive film or an image pick-up device

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