An integrated circuit memory device including at least one memory bank with the memory bank being logically partitioned into even and odd portions thereof. Even and odd data buses are provided which are selectively couplable to the even and odd portions of the memory banks respectively for placing read data thereon by means of corresponding first multiplexers in response to a first control signal. A read pipeline sorting block is coupled to the even and odd data buses for selectively applying the read data on the even data bus to either of a rising or falling edge data output bus and the read data on the odd data bus to an opposite one of the rising or falling edge data output buses. In a particular embodiment disclosed herein, the memory device may further include a write pipeline sorting block coupled to the rising and falling edge data buses for receiving write data thereon, the write pipeline sorting block selectively applies the write data on the rising edge data bus to either of the even or odd data buses and the write data on the falling edge data bus to an opposite one of the even or odd data buses. The integrated clocking latency and multiplexer control technique for DDR SDRAM device data paths which has been particularly disclosed completely integrates the clocking, control of the various input/output ("I/O") configurations and implementation of various clocking latencies.

Um dispositivo de memória do circuito integrado including ao menos um banco de memória com o banco de memória que está sendo dividido logicamente em parcelas uniformes e impares disso. As barras-ônibus de dados uniformes e impares são fornecidas que são seletivamente couplable às parcelas uniformes e impares dos bancos de memória respectivamente para colocar dados lidos thereon por meio dos primeiros multiplexers correspondentes em resposta a um primeiro sinal de controle. Um encanamento lido que classifica o bloco é acoplado às barras-ônibus de dados uniformes e impares para seletivamente aplicar os dados lidos na barra-ônibus de dados uniforme a de uma barra-ônibus levantando-se ou de queda da saída de dados da borda e os dados lidos na barra-ônibus de dados impar a uma oposta das barras-ônibus levantando-se ou de queda da saída de dados da borda. Em uma incorporação particular divulgou nisto, o dispositivo de memória pode mais mais incluir um encanamento da escrita que classifica o bloco acoplado a levantar-se e as barras-ônibus de dados de queda da borda para receber escrevem dados thereon, o encanamento da escrita que classifica o bloco aplica seletivamente os dados da escrita na barra-ônibus de dados da borda levantando-se a das barras-ônibus de dados uniformes ou impares e dos dados da escrita na barra-ônibus de dados de queda da borda a uma oposta das barras-ônibus de dados uniformes ou impares. A técnica cronometrando integrada do controle da latência e do multiplexer para trajetos de dados do dispositivo de DDR SDRAM que foi divulgada particularmente integra completamente cronometrar, controle das várias configurações do input/output ("I/O") e execução de várias latências cronometrando.