A technique for forming a borderless transistor gate and source/drain region contact structure which provides an on-chip area efficient layout and connection between the device gate layer and an associated source/drain region that can also overlap adjoining isolation structures. In a representative embodiment, this may be effectuated through the overlapping of one portion of the contact region over the edge of the gate polysilicon layer and another part of the contact over the source/drain diffusion. The structure and process of the present invention provides a desirable size reduction in the contact for given design rule dimensions and the resultant contact structure is inherently "self-aligned" to both the gate polysilicon layer and the isolation region in that the contact has no need for an interstitial space between it and the gate polysilicon or isolation regions to prevent unintended electrical connections.

Una técnica para formar una puerta borderless del transistor y la región de source/drain entran en contacto con la estructura que proporciona una disposición y una conexión eficientes del área de la en-viruta entre la capa de la puerta del dispositivo y una región asociada de source/drain que pueden también traslapar las estructuras colindantes del aislamiento. En una encarnación representativa, esto se puede efectuar con el traslapo de una porción de la región del contacto sobre el borde de la capa del polysilicon de la puerta y otra parte del contacto sobre la difusión de source/drain. La estructura y el proceso de la actual invención proporciona una reducción de tamaño deseable en el contacto para las dimensiones dadas de la regla del diseño y la estructura resultante del contacto intrínsecamente "uno mismo-se alinea" con la capa del polysilicon de la puerta y la región del aislamiento en que el contacto no tiene ninguna necesidad de un espacio intersticial entre él y el polysilicon de la puerta o las regiones del aislamiento de prevenir conexiones eléctricas involuntarias.