A processor includes an address generation unit (AGU) which adds address operands and the segment base. The AGU may add the segment base and the displacement while other address operands are being read from the register file. The sum of the segment base and the displacement may subsequently be added to the remaining address operands. The AGU receives the addressing mode of the instruction, and if the addressing mode is 16 bit, the AGU zeros the carry from the sixteenth bit to the seventeenth bit of the sums generated therein. Additionally, in parallel, the AGU determines if a carry from the sixteenth bit to the seventeenth bit would occur if the logical address were added to the segment base. In one embodiment, the sum of the address operands and the segment base, with carries from the sixteenth bit to the seventeenth bit zeroed, and the carry generated in parallel are provided to a translation lookaside buffer (TLB), which stores translations in the same format (sum and carry). In another embodiment, the AGU corrects the most significant bits of the generated sum based on the carry. The AGU and/or TLB may provide reduced address generation latency while handling the 16 bit addressing mode as defined in the instruction set architecture.

Um processador inclui uma unidade da geração do endereço (AGU) que adicione operandos do endereço e a base do segmento. O AGU pode adicionar a base do segmento e o deslocamento quando outros operandos do endereço forem lidos da lima do registo. A soma da base do segmento e do deslocamento pode subseqüentemente ser adicionada aos operandos restantes do endereço. O AGU recebe a modalidade dirigindo-se da instrução, e se a modalidade se dirigindo for o bocado 16, os zero que de AGU carregar do décimo sexto bocado ao décimo séptimo bocado das somas gerou nisso. Adicionalmente, na paralela, o AGU determina se carregar do décimo sexto bocado ao décimo séptimo bocado ocorrer se o endereço lógico for adicionado à base do segmento. Em uma incorporação, a soma dos operandos do endereço e a base do segmento, com carregam o décimo sexto bocado ao décimo séptimo bocado zerados, e carregar gerado na paralela é fornecido a um amortecedor do lookaside da tradução (TLB), que armazene traduções no mesmo formato (a soma e carrega). Em uma outra incorporação, o AGU corrige os bocados os mais significativos da soma gerada baseada carregar. O AGU e/ou o TLB podem fornecer a latência reduzida da geração do endereço ao segurar a modalidade dirigindo-se de 16 bocados como definida na arquitetura do jogo de instrução.