A cache memory system 22 is described in which a content addressable memory 24 and a cache RAM memory 28 are provided. Each content addressable storage row has an associated hit line 18 and an access enable line 12. An index decoder 46 is provided for controlling cache replacement and cache maintenance operations. The hit line 18 is used for passing both hit signals to the cache RAM 28 and select signals generated by the index decoder 46. A gate 36 operating under control of a multiplexer controller 44 controls this dual-use of the hit line 18 in dependence upon a selected mode of operation. In some embodiments a fast block transfer may be performed by loading data from a first address A into the cache memory 22. A match for the TAG value of the first address A could then be performed and the corresponding hit signal asserted and latched within a latch 43. Upon a subsequent cycle the latched hit signal can be passed to an access enable line 12 to permit a new TAG value corresponding to a second address B to be written to the content addressable memory 24. The cached data values from the first address A are now present within the cache memory system 22 associated with a TAG value of the second address B. The dirty bit may be set to ensure that writeback occurs when the data value is removed from the cache memory 22 thereby ensuring data integrity.

Een voorgeheugensysteem 22 wordt beschreven waarin een inhouds adresseerbaar geheugen 24 en een geheugen 28 van de geheim voorgeheugenram worden verstrekt. Elke rij van de inhouds adresseerbare opslag heeft een bijbehorende klaplijn 18 en een toegang lijn 12 toelaten. Een indexdecoder 46 wordt verstrekt voor het controleren van geheim voorgeheugenvervanging en de verrichtingen van het geheim voorgeheugenonderhoud. Klaplijn 18 wordt voor het overgaan van zowel geraakte signalen tot geheim voorgeheugenram 28 als uitgezochte signalen gebruikt die door indexdecoder 46 worden geproduceerd. Een poort 36 die onder controle van een multiplextelegraafcontrolemechanisme 44 opereert controleert dit voor dubbel gebruik van klaplijn 18 in afhankelijkheid op een geselecteerde wijze van verrichting. In sommige belichamingen kan een snelle blokoverdracht worden uitgevoerd door gegevens van een eerste adres A in voorgeheugen 22 te laden. Een gelijke voor de waarde van de MARKERING van het eerste adres A kon dan worden uitgevoerd en het overeenkomstige geraakte signaal dat en gesloten binnen een klink 43 wordt beweerd. Op een verdere cyclus kan het gesloten klapsignaal tot een toegang worden overgegaan toelaat lijn 12 om een nieuwe waarde die van de MARKERING toe te laten aan een tweede adres B beantwoordt om aan inhouds adresseerbaar geheugen 24 worden geschreven. De caching gegevenswaarden van het eerste adres A zijn nu aanwezig binnen voorgeheugensysteem 22 verbonden aan een waarde van de MARKERING van het tweede adres B. Het vuile beetje kan worden geplaatst om ervoor te zorgen dat writeback voorkomt wanneer de gegevenswaarde wordt verwijderd uit voorgeheugen 22 die daardoor gegevensintegriteit verzekert.