A synchronous dynamic random access memory controller has a high speed interface and a low speed interface. The high speed interface has a buffer with entries for receiving transactions, and the buffer has a valid bit for each entry. The entries store transactions that are received from a high speed bus. The low speed interface retrieves transactions from the buffer. The high speed interface and low speed interface each have state machines that synchronize the high speed and low speed interfaces using the valid bit for each of the entries.

Un regulador dinámico síncrono de la memoria de acceso al azar tiene un interfaz de alta velocidad y un interfaz bajo de la velocidad. El interfaz de alta velocidad tiene un almacenador intermediario con las entradas para recibir transacciones, y el almacenador intermediario tiene un pedacito válido para cada entrada. Las entradas almacenan las transacciones que se reciben de un autobús de alta velocidad. El interfaz bajo de la velocidad recupera transacciones del almacenador intermediario. El interfaz de alta velocidad y la velocidad baja interconectan cada uno tienen máquinas del estado que sincronicen los interfaces de alta velocidad y bajos de la velocidad usando el pedacito válido para cada uno de las entradas.