The present invention comprises a host bus clocked in a host clock domain, a secondary bus for receiving a reset command clocked in a secondary bus clock domain and a controller for dynamically delaying transactions on the host bus until the secondary bus is out of reset.

De onderhavige uitvinding bestaat uit een gastheerbus die in een domein van de gastheerklok, een secundaire bus voor het ontvangen van een het terugstellenbevel wordt geklokt dat in een secundair domein van de busklok en een controlemechanisme voor dynamisch het vertragen van transacties op de gastheerbus wordt geklokt tot de secundaire bus uit het terugstellen is.

 
Web www.patentalert.com

< (none)

< Sets of rate-compatible universal turbo codes nearly optimized over various rates and interleaver sizes

> Optimized allocation of multi-pipeline executable and specific pipeline executable instructions to execution pipelines based on criteria

> (none)

~ 00032