The present invention provides a cross-bar circuit that implements a switch of a broadband processor. In an exemplary embodiment, the present invention provides a cross-bar circuit that, in response to partially-decoded instruction information and in response to datapath information, (1) allows any bit from a 2.sup.n -bit (e.g. 256-bit) input source word to be switched into any bit position of a 2.sup.m -bit (e.g. 128-bit) output destination word and (2) provides the ability to set-to-zero any bit in said 2.sup.m -bit output destination word. The cross-bar circuit includes: (1) a switch circuit which includes 2.sup.m 2.sup.n :1 multiplexor circuits, where each of the 2.sup.n :1 multiplexor circuits (a) has a unique n-bit (e.g. 8-bit) index input, one disable input, and a 2.sup.n -bit wide source input, (b) receives (i) an n-bit index at the n-bit index input, (ii) a disable bit at the disable input, and (iii) the 2.sup.n -bit input source word at the 2.sup.n -bit wide source input, and (c) decodes the n-bit index either (i) to select and output as an output destination bit one bit from the 2.sup.n -bit input source word if the disable bit has a logic low value or (ii) outputs a logic low as the output destination bit if the disable bit has a logic high value; (2) a cache memory that (a) has 2.sup.m cache datapath inputs and 2.sup.m cache index inputs, (b) receives (i) the datapath information on the 2.sup.m cache datapath inputs and (ii) 2.sup.m n-bit indexes on the 2.sup.m cache index inputs, (c) provides a first set of the n-bit indexes for the switch circuit, and (d) includes a small tightly coupled memory array that stores p (e.g. eight) entries of 2.sup.m n-bit indexes for the switch circuit, where the cache memory is logically coupled to the switch circuit; and (3) a control circuit that (a) has a plurality (e.g. 100) of control inputs, (b) receives the partially-decoded instruction information on the plurality of control inputs, (c) provides a second set of the n-bit indexes for the switch circuit, and (d) provides the disable bits for the switch circuit, where the control circuit is logically coupled to the switch circuit and to the cache memory.

Присытствыющий вымысел обеспечивает цепь поперечины снабжает переключатель широкополосного обработчика. В примерном воплощении, присытствыющий вымысел обеспечивает цепь поперечины которую, in response to частично-raswifrovannye данные по инструкции и in response to данные по datapath, (1) позволяет любому биту от 2.sup.n - слову источника требований бита (например 256-bit), котор нужно переключить в любое положение бита 2.sup.m - слово назначения выхода бита (например 128-bit) и (2) снабубежит способность устанавливать-к-нул любой бит в сказанные 2.sup.m - слово назначения выхода бита. Цепь поперечины вклюает: (1) цепь переключателя вклюает мультиплексор 2.sup.m 2.sup.n :1 обходит вокруг, где каждая из цепей мультиплексора 2.sup.n :1 (a) имеет уникально входной сигнал индекса н-bita (например 8о-разрядн), одно выводит входной сигнал, и 2.sup.n из строя - сдержанный широкий входной сигнал источника, (b) получает (i) индекс н-bita на входном сигнале индекса н-bita, (ii) бит выводить из строя на входном сигнале выводить из строя, и (iii) 2.sup.n - слово на 2.sup.n - сдержанный широкий входной сигнал источника требований бита источника, и (c) расшифровывает индекс н-bita любой (i) для того чтобы выбрать и вывести наружу как назначение выхода сдержал один бит от 2.sup.n - слово источника требований бита если бит выводить из строя имеет значение, то логики низкое или (ii) выводит наружу низкий уровень логики как сдержанное назначение выхода если бит выводить из строя имеет значение логики высокое; (2) сверхоперативная память (a) имеет входные сигналы datapath тайника 2.sup.m и входные сигналы индекса тайника 2.sup.m, (b) получает (i) данные по datapath на входных сигналах datapath тайника 2.sup.m и (ii) индексы н-bita 2.sup.m на входных сигналах индекса тайника 2.sup.m, (c) обеспечивает первый комплект индексов н-bita для цепи переключателя, и (d) вклюает малый плотно соединенный блок памяти который хранит входы п (например 8) индексов н-bita 2.sup.m для цепи переключателя, где сверхоперативная память логически соединена к цепи переключателя; и (3) цепь управления что (a) имеет множественность (например 100) входных сигналов управления, (b) получает частично-raswifrovannye данные по инструкции на множественности входных сигналов управления, (c) обеспечивает второй комплект индексов н-bita для цепи переключателя, и (d) обеспечивает биты выводить из строя для цепи переключателя, где цепь управления логически соединена к цепи переключателя и к сверхоперативной памяти.