An asynchronous processor having pipelined instruction fetching and execution to implement concurrent execution of instructions by two or more execution units. A writeback unit is connected to execution units and memory units to control information updates and to handle precise exception. A pipelined completion mechanism can be implemented to improve the throughput.

Een asynchrone bewerker die instructie het halen en uitvoering in een pijpleiding heeft vervoerd om gezamenlijke uitvoering van instructies door twee of meer uitvoeringseenheden uit te voeren. Een writebackeenheid wordt verbonden met uitvoeringseenheden en geheugeneenheden om informatieupdates te controleren en nauwkeurige uitzondering te behandelen. Een in een pijpleiding vervoerd voltooiingsmechanisme kan worden uitgevoerd om de productie te verbeteren.

 
Web www.patentalert.com

< (none)

< System and method for performing parallel initialization and testing of multiple memory banks and interfaces in a shared memory module

> Method and apparatus for reordering memory operations along multiple execution paths in a processor

> (none)

~ 00034