An integrated circuit provides for a connection port having a serial data
input pin and a serial data output pin, on-chip functional circuitry and
test logic, and a test access port controller connected to effect
communication of serial data across the chip boundary via said input and
output pins. The test access port controller is connectable to the test
logic in a first mode of operation to effect communication of serial test
data under control of an incoming clock signal and is operable in a second
mode of operation to communication data as a sequence of serial bits
according to a predetermined protocol between the connection port and the
on-chip functional circuitry. The integrated circuit includes an error
detection circuit for detecting an error condition in the protocol and
gating circuitry responsive to detection of the error condition to prevent
communication of subsequent data until the error condition is detected as
having been removed.
Un circuito integrado preve un puerto de la conexión que tiene un perno serial de la entrada de datos y un perno serial de la salida de datos, una lógica funcional del trazado de circuito de la en-viruta y de la prueba, y un regulador del puerto del acceso de la prueba conectado con la comunicación del efecto de datos seriales a través del límite de la viruta vía los pernos dichos de la entrada y de la salida. El regulador del puerto del acceso de la prueba es conectable a la lógica de la prueba en un primer modo de operación efectuar la comunicación de los datos de prueba seriales bajo control de una señal entrante del reloj y es operable en un segundo modo de operación a los datos de la comunicación pues una secuencia de pedacitos seriales según un protocolo predeterminado entre el puerto de la conexión y el trazado de circuito funcional de la en-viruta. El circuito integrado incluye un circuito de detección de error para detectar una condición de error en el protocolo y bloquear el trazado de circuito responsivo a la detección de la condición de error para prevenir la comunicación de datos subsecuentes hasta que la condición de error se detecta como siendo quitado.
