A computer readable storage medium has a logic synthesis code embodied therein. The logic synthesis code includes a standard design function for causing a computer to generate standard circuit information about target circuitry on which a logic synthesis function is to be performed, based on specifications of the target circuitry written in a hardware description language, the standard circuit information logically matching the specifications; a timing design function for causing the computer to generate modified circuit information by modifying the standard circuit information so that the standard circuit information satisfies both an ideal clock signal condition defining an ideal clock signal to be applied to one or more sequential circuits included in target circuitry, and at least either of a first ideal assertion period condition defining an ideal period of time during which each of one or more tristate buffers included in the target circuitry is asserted and a second ideal assertion period condition defining an ideal period of time during which each of one or more other sequential circuits for latching an output of a tristate buffer, which are included in the target circuitry is asserted; and an output function for outputting the modified circuit information from the timing design function.

Um meio de armazenamento readable do computador tem um código da síntese da lógica embodied nisso. O código da síntese da lógica inclui uma função do projeto padrão para fazer com que um computador gere a informação padrão do circuito sobre os circuitos do alvo em que uma função da síntese da lógica é ser executada, baseada em especificações dos circuitos do alvo escritos em uma língua de descrição da ferragem, a informação padrão do circuito que combina logicamente as especificações; uma função do projeto do sincronismo para fazer com que o computador gere modificou a informação do circuito modificando a informação padrão do circuito de modo que a informação padrão do circuito satisfazizesse a uma condição ideal do sinal do pulso de disparo que define um sinal ideal do pulso de disparo ser aplicado a um ou mais circuito seqüencial incluído em circuitos do alvo, e ao menos qualquer uma de uma primeira condição ideal do período da afirmação que definem um período de tempo ideal durante que cada um de um ou mais amortecedor tristate incluído nos circuitos do alvo é afirmado e de uma segunda condição ideal do período da afirmação que define um período de tempo ideal durante que cada uma de um ou de mais outros circuitos seqüenciais para trancar uma saída de um amortecedor tristate, em que fossem incluídos os circuitos do alvo são afirmados; e uma função de saída para outputting a informação modificada do circuito da função do projeto do sincronismo.