In a ferroelectric random access memory (FRAM) device of the present invention, an address transition detection circuit generates a pulse signal in response to a transition of a row address latched in an address latch circuit, and a flag signal generating circuit generates a chip enable flag signal in response to an external chip enable signal. A delay circuit delays the pulse signal for a predetermined time. After the external chip enable signal is enabled, a controller controls a row decoder circuit in a disabled state when the external chip enable signal is disabled during a delay time of the delay circuit, and controls the flag signal generating circuit to disable the chip enable flag signal. The reliability of the FRAM device is therefore improved by providing it with noise immunity, as when the external chip enable signal is improperly enabled.

In einer ferroelectric Vorrichtung des RAMS (FRAM) der anwesenden Erfindung, erzeugt eine Adresse Übergang Auswerteschaltung ein Impulskennzeichen in Erwiderung auf einen Übergang einer Reihe Adresse, die in einem Adreßzwischenspeicherstromkreis geverriegelt wird, und ein Markierungsfahne Signal, das Stromkreis erzeugt, erzeugt einen Span ermöglichen Markierungsfahne Signal in Erwiderung auf einen externen Span Freigabesignal. Verzögerungskreis verzögert das Impulskennzeichen während einer vorbestimmten Zeit. Nachdem der externe Span, wird Freigabesignal, Kontrollen eines Steuerpults ein Reihe Decoderstromkreis in einem untauglichen Zustand ermöglicht, wenn der externe Span Freigabesignal ist untauglich während verzögert Zeit von Verzögerungskreis und steuert das Markierungsfahne Signal, das Stromkreis erzeugt, um den Span zu sperren, ermöglichen Markierungsfahne Signal. Die Zuverlässigkeit der FRAM Vorrichtung wird folglich durch das Versehen sie mit Störungsempfindlichkeit, wie verbessert, wenn der externe Span Freigabesignal wird unsachgemäß ermöglicht.