A multi-chip integrated circuit, and an associated method, provides an interface of substantially reduced levels of capacitance and inductance relative to conventional connections formed of bond wires. One of the chips of the integrated circuits comprises a memory device, such as a DRAM, and another of the chips of the integrated circuit is formed of a logic chip, such as a CPU or graphics controller. The memory chip is mounted upon the logic chip utilizing chip-on-chip technology. Because of the reduced levels of capacitance and inductance of the interface connecting the chips together, the resultant integrated circuit can be operated at increased speeds and at reduced levels of power consumption.

Een multi-spaandergeïntegreerde schakeling, en een bijbehorende methode, verstrekken een interface van wezenlijk verminderde niveaus van capacitieve weerstand en inductantie met betrekking tot conventionele verbindingen die van banddraden worden gevormd. Één van de spaanders van de geïntegreerde schakelingen bestaat uit een geheugenapparaat, zoals DRAM, en een andere van de spaanders van de geïntegreerde schakeling wordt gevormd van een logicaspaander, zoals een controlemechanisme van cpu of van de grafiek. De geheugenspaander wordt op de logicaspaander opgezet die spaander-op-spaander technologie gebruikt. Wegens de verminderde niveaus van capacitieve weerstand en inductantie van de interface die de spaanders aansluit samen, kan de resulterende geïntegreerde schakeling bij verhoogde snelheden en op verminderde niveaus van machtsconsumptie worden in werking gesteld.