Automated photolithography of integrated circuit wafers is enabled with a processor connected to a Rayleigh derator, a form factor generator, a logic synthesizer, a layout generator, a lithography module and a wafer process. The Rayleigh derator receives manufacturing information resulting from yield data in the wafer process, and this manufacturing data is then used to derate the theoretical minimum feature size available for etching wafer masks given a known light source and object lens numerical aperture. This minimum feature size is then used by a form factor generator in sizing transistors in a net list to their smallest manufacturable size. A logic synthesizer then converts the net list into a physical design using a layout generator combined with user defined constraints. This physical design is then used by the mask lithography module to generate wafer masks for use in the semiconductor manufacturing. Manufacturing data including process and. yield parameters is then transferred back to the Rayleigh processor for use in the designing of subsequent circuits. In this way, a direct coupling exists between the measurement of wafer process parameters and the automated sizing of semiconductor devices, enabling the production of circuits having the smallest manufacturable device sizes available for the given lithography and wafer process.

De geautomatiseerde fotolithografie van de wafeltjes van geïntegreerde schakelingen wordt met een bewerker toegelaten die met een derator Rayleigh, een generator van de vormfactor, een logicasynthesizer, een lay-outgenerator, een lithografiemodule en een wafeltjeproces wordt verbonden. Derator Rayleigh ontvangt productieinformatie voortvloeiend uit opbrengstgegevens in het wafeltjeproces, en dit productiegegeven wordt dan gebruikt aan derate de theoretische minimumeigenschapgrootte beschikbaar voor de maskers van het etswafeltje gegeven een bekende lichtbron en objecten lens numerieke opening. Deze minimumeigenschapgrootte wordt dan gebruikt door een generator van de vormfactor in het rangschikken van transistors in een netto lijst aan hun kleinste manufacturable grootte. Een logicasynthesizer zet dan de netto lijst in een fysiek ontwerp om gebruikend een lay-outgenerator die met gebruiker bepaalde beperkingen wordt gecombineerd. Dit fysieke ontwerp wordt dan gebruikt door de module van de maskerlithografie om wafeltjemaskers voor gebruik te produceren in de halfgeleider productie. Het gegeven van de productie met inbegrip van proces en opbrengstparameters wordt dan overgebracht terug naar de bewerker Rayleigh voor gebruik in het ontwerpen van verdere kringen. Op deze wijze, bestaat een directe koppeling tussen de meting van de parameters van het wafeltjeproces en het geautomatiseerde rangschikken van halfgeleiderapparaten, toelatend de productie van kringen die de kleinste manufacturable apparatengrootte beschikbaar voor het bepaalde lithografie en wafeltjeproces hebben.