There is disclosed a digital processor having an arithmetic unit and a zero detection circuit and a method of performing zero detection in a digital processor in which a zero detection circuit is connected to the input of the arithmetic unit rather than being connected to the output thereof as is conventional. This enables testing the input to the arithmetic unit independently of the arithmetic unit itself so as to detect when the output value from the arithmetic unit is zero. The result is to take the delay of the zero detection circuit out of the critical processing path.

È rilevato un processor digitale che ha un'unità aritmetica e un circuito di rilevazione zero e un metodo di realizzare la rilevazione zero in un processor digitale in cui un circuito di rilevazione zero è collegato all'input dell'unità aritmetica piuttosto che è collegato all'uscita di ciò come è convenzionale. Ciò permette verificare l'input all'unità aritmetica indipendentemente dall'unità aritmetica in se in modo da rilevare quando il valore dell'uscita dall'unità aritmetica è zero. Il risultato deve prendere fa ritardare del circuito di rilevazione zero dal percorso d'elaborazione critico.