A controller for a random access memory includes an address and command queue that holds memory references from a plurality of micro control functional units. The address and command queue includes a read queue that stores read memory references. The controller also includes a first read/write queue that holds memory references from a core processor and control logic including an arbiter that detects the fullness of each of the queues and a status of completion of outstanding memory references to select a memory reference from one of the queues.

Een controlemechanisme voor een directe toeganggeheugen omvat een adres en bevelrij die geheugenverwijzingen van een meerderheid van micro- controle functionele eenheden houdt. De adres en bevelrij omvat een gelezen rij die gelezen geheugenverwijzingen opslaat. Het controlemechanisme omvat ook een eerste lees-schrijfrij die geheugenverwijzingen van een van de kernbewerker en controle logica met inbegrip van een leidende figuur houdt die de volheid van elk van de rijen en een statuut van voltooiing van opmerkelijke geheugenverwijzingen ontdekt om een geheugenverwijzing van één van de rijen te selecteren.