A novel on-chip cache memory and method of operation are provided which increase microprocessor performance. The cache design allows two cache requests to be processed simultaneously (dual-ported) and concurrent cache requests to be in-flight (pipelined). The design of the cache allocates a first clock cycle to cache tag and data access and a second cycle is allocated to data manipulation. The memory array circuit design is simplified because the circuits are synchronized to the main processor clock and do not need to use self-timed circuits. The overall logic control scheme is simplified because distinct cycles are allocated to the cache functions.

Обеспечены сверхоперативная память на-oblomoka романа и порядоко эксплуатации увеличивает представление микропроцессора. Конструкция тайника позволяет 2 запроса тайника быть обработанным одновременно (dual-ported) и одновременных запросы тайника быть полетной (прокладывано трубопровод). Конструкция тайника размещает первый такта для того чтобы спрятать бирку в тайнике и данные достигают и второй цикл размещан к обработке данных. Конструкция цепи блока памяти упрощана потому что цепи синхронизированы к главным часам обработчика и использовать собственн-priurocennye цепи. Общая схема управлением логики упрощана потому что определенные циклы размещаны к функциям тайника.