Tools and techniques used in conjunction with integrated circuit path timing information can selectively reduce the channel length of transistors in cells associated with the most critical paths in an integrated circuit, while keeping the overall integrated circuit design within a specified power budget. Moreover, by targeting pins of cells (and thus their associated transistors) that are used by multiple paths, and/or that offer the greatest potential speed improvement, timing violations along critical paths can be reduced or eliminated with a relatively few number of replacements. Paths within a certain timing violation range are selected for analysis. The pins within those paths are ranked by pin criticality, which can depend on, for example, the number of times a particular pin occurs in any path, the timing enhancement associated with replacing a cell having that pin, and the impact of replacing a cell having that pin would have on the power budget. Transistors within cells (or entire cells) associated with pins are replaced based on the pin criticality until timing improvements are sufficient to remove a path from the range of paths being examined. Successive paths, and ranges of paths are analyzed until the power budget is exceeded, or no more improvements can be made.

Die Werkzeuge und Techniken, die in Verbindung mit Schaltungweg-TIMING-Informationen verwendet werden, können die Kanallänge der Transistoren in den Zellen selektiv verringern, die mit den kritischsten Wegen in einer integrierten Schaltung, beim Führen des gesamten Schaltungdesigns innerhalb einer spezifizierten Leistungsbilanz verbunden sind. Außerdem indem Sie Stifte der Zellen zielen (und folglich ihrer verbundenen Transistoren) das durch mehrfache Wege verwendet werden, und/oder das die größte mögliche Geschwindigkeit Verbesserung anbieten Sie, der Verletzungen entlang kritischen Wegen Zeit festsetzend mit einer verhältnismäßig wenigen Anzahl von Wiedereinbauen verringert werden oder beseitigt werden kann. Wege innerhalb eines bestimmten TIMING-Verletzung Bereiches werden für Analyse vorgewählt. Die Stifte innerhalb jener Wege werden durch Stift Kritikalität geordnet, der an abhängen kann, z.B. tritt die Zahl Zeiten ein bestimmter Stift in jedem möglichem Weg auf, verband die TIMING-Verbesserung mit dem Ersetzen einer Zelle, die diesen Stift hat, und die Auswirkung des Ersetzens einer Zelle, die diesen Stift hat, würde auf der Leistungsbilanz haben. Transistoren innerhalb der Zellen (oder der gesamten Zellen), die mit Stiften verbunden sind, werden gründeten auf dem Stift Kritikalität ersetzt, bis festsetzenverbesserungen genügend sind, einen Weg von der Strecke der Wege zu entfernen, die überprüft werden. Aufeinanderfolgende Wege und Strecken der Wege werden analysiert, bis die Leistungsbilanz überstiegen ist, oder keine mehr Verbesserungen können gebildet werden.