In an information processing system which has plurality of modules including a processor, a main memory and a plurality of I/O devices, a data transfer switch for performing data transfer operations between the processor, main memory and I/O devices comprises a request bus which has a request bus arbiter for receiving read and write requests from each one of the plurality of modules. A processor memory bus is configured to receive address and data information from a predetermined number of modules, including the processor. The processor memory bus has a data bus arbiter for receiving data read and write requests from each one of the predetermined number of modules which are coupled to the processor memory bus. An internal memory bus is configured to receive address and data information from a predetermined number of modules, including the memory and the I/O devices. The internal memory bus has a data bus arbiter for receiving data read and write requests from each one of the predetermined number of modules coupled to the internal memory bus. A transceiver system is coupled to the processor memory bus and the internal memory bus for transferring data between the processor memory bus and the internal memory bus.

Dans un système de traitement de l'information qui a la pluralité de modules comprenant un processeur, une mémoire centrale et une pluralité d'unités d'E/S, un commutateur de transfert de données pour effectuer des opérations de transfert de données entre le processeur, mémoire centrale et unités d'E/S Comporte un autobus de demande qui a un arbitre d'autobus de demande pour la réception indiqué et écrit des demandes de chacune de la pluralité de modules. Un autobus de mémoire de processeur est configuré pour recevoir l'information d'adresse et de données d'un nombre prédéterminé de modules, y compris le processeur. L'autobus de mémoire de processeur a un arbitre de bus de données pour recevoir des données indiqué et écrit des demandes de chacun du nombre prédéterminé de modules qui sont couplés à l'autobus de mémoire de processeur. Un autobus interne de mémoire est configuré pour recevoir l'information d'adresse et de données d'un nombre prédéterminé de modules, y compris la mémoire et les unités d'E/S. L'autobus interne de mémoire a un arbitre de bus de données pour recevoir des données indiqué et écrit des demandes de chacun du nombre prédéterminé de modules couplés à l'autobus interne de mémoire. Un système d'émetteur récepteur est couplé à l'autobus de mémoire de processeur et à l'autobus interne de mémoire pour des données de transfert entre l'autobus de mémoire de processeur et l'autobus interne de mémoire.