A circuit for interfacing a processor with a host processor is provided that has a memory associated with the processor that is selectively accessible by either both the processors or by the host processor, a plurality of storage devices selectively interconnectable with the memory and host processor, and a logic circuit interconnected with the storage devices and processors for interconnecting at least a portion of the storage devices to the memory in response to signals from the processors. An integrated circuit is provided that has a microprocessor, a memory associated with said processor that is selectively accessible by said microprocessor or a host processor, a plurality of storage devices selectively interconnectable with said memory and said host processor, and a logic circuit interconnected with said storage devices and interconnectable with said processors for interconnecting at least a portion of said storage devices to said memory in response to signals from said processors.

Цепь для взаимодействовать обработчик с обработчиком хозяина provided that имеет память связанную с обработчиком селективно доступно или обоими обработчиками или обработчиком хозяина, множественностью запоминающих устройств селективно interconnectable с обработчиком памяти и хозяина, и цепь логики соединенную с запоминающими устройствами и обработчиками для соединять по крайней мере часть запоминающих устройств к памяти in response to сигналы от обработчиков. Интегрированной цепью будет provided that имеет микропроцессор, память связанная с сказанным обработчиком который селективно доступн сказанным микропроцессором или обработчик хозяина, множественность запоминающих устройств селективно interconnectable с сказанной памятью и сказанный обработчик хозяина, и цепь логики соединенная с сказанными запоминающими устройствами и interconnectable с сказанными обработчиками для соединять по крайней мере часть сказанных запоминающих устройств к сказанной памяти in response to сигналы от сказанных обработчиков.