A clock signal analysis device (100, 200, 300) has a pre-processing section (4) for reading circuit connection information, transistor characteristic information, and control information stored in memories (1, 2, 3) and for editing those information to be used for a simulation by a simulation execution section (5). The simulation execution section (5) executes a simulation of circuit operation, and then an after-processing section (6) calculates a delay value from a clock signal input node to a clock signal terminal node, a difference between delay values of clock signal terminal nodes, a rising time, a falling time of the clock signal and displays an analysis result by using a two-dimensional distribution map through a monitor (8).

Un dispositivo del análisis de la señal del reloj (100, 200, 300) tiene una sección del proceso previo (4) para la información de la conexión del circuito de la lectura, la información característica del transistor, y la información de control almacenada en las memorias (1, 2, 3) y para corregir eso información que se utilizará para una simulación por una sección de la ejecución de la simulación (5). La sección de la ejecución de la simulación (5) ejecuta una simulación de la operación del circuito, y entonces una sección de despue's-proceso (6) calcula retrasa valor de un nodo de la entrada de señal del reloj a un nodo terminal de la señal del reloj, una diferencia entre retrasa valores de nodos terminales de la señal del reloj, de un rato de levantamiento, de un rato descendente de la señal del reloj y de exhibiciones un resultado del análisis usando un mapa de dos dimensiones de la distribución a través de un monitor (8).