A frequency multiplier circuit comprising a delay line receiving at one end thereof a reference clock for generating clock tap outputs from respective ones of a plurality of period matched delay elements; a clock combining circuit responsive to pairs of tap outputs for generating a rising and falling edge of an output clock pulse from respective ones of the pairs whereby the output clock period is less than the input clock period.

El abarcar del circuito del multiplicador de la frecuencia retrasa la línea que recibe en un extremo de eso que un reloj de referencia para generar salidas del golpecito del reloj las respectivas de una pluralidad de período emparejada retrasa elementos; un reloj que combina el circuito responsivo a los pares de las salidas del golpecito para generar un borde de levantamiento y que cae de un pulso de la salida los respectivos de los pares por el que el período de reloj de la salida sea menos que el período de reloj de la entrada.