A microprocessor configured to predecode variable length instructions in a massively parallel fashion is disclosed. The microprocessor may comprise a prefetch fetch unit configured to read instruction bytes from memory and a plurality of predecode unit configured to receive and predecode the instruction bytes. The predecode units are configured to operate separately and in parallel to generate one or more predecode bits per instruction byte. The microprocessor may further include a predecode bit correction unit configured to receive, verify, and correct the predecode bits from the parallel predecode units. A computer system and method for predecoding instructions are also disclosed.

Un microprocesador configurado a las instrucciones de la longitud variable del predecode en una manera masivo paralela se divulga. El microprocesador puede abarcar un prefetch trae la unidad configurada para leer octetos de la instrucción de la memoria y de una pluralidad de unidad del predecode configurada para recibir y el predecode los octetos de la instrucción. Las unidades del predecode se configuran para funcionar por separado y en el paralelo para generar unos o más pedacitos del predecode por octeto de la instrucción. El microprocesador puede incluir más lejos una unidad de la corrección del pedacito del predecode configurada para recibir, para verificar, y para corregir los pedacitos del predecode de las unidades paralelas del predecode. Un sistema informático y un método para predecoding instrucciones también se divulgan.