A resist pattern (51) is formed only on buried silicon oxide films (2) on the whole surface of an alignment mark area (11A) and a trench (10C). With the resist pattern (51), preetching is performed by dry etching, to remove the silicon oxide film (2) on the whole of a memory cell area (11B) and part of a peripheral circuit area (11C) by a predetermined thickness. After removing the resist pattern (51), a silicon oxide film (3) and a silicon nitride film (4) are removed by CMP polishing, to provide a height difference between the highest portion and the lowest portion of the silicon oxide film (2A) which serves as an alignment mark. Thus, a semiconductor device with trench isolation structure which achieves a highly accurate alignment without deterioration of device performance and a method for manufacturing the semiconductor device can be provided.

Un modèle de résistance (51) est formé seulement sur les films enterrés d'oxyde de silicium (2) sur la surface entière d'un secteur de repère d'alignement (11A) et d'un fossé (10C). Avec le modèle de résistance (51), preetching est exécuté par gravure à l'eau-forte sèche, pour enlever le film d'oxyde de silicium (2) dans l'ensemble d'un secteur de cellules de mémoire (11B) et une partie d'un secteur périphérique de circuit (11C) par une épaisseur prédéterminée. Après enlèvement du modèle de résistance (51), un film d'oxyde de silicium (3) et un film de nitrure de silicium (4) sont enlevés par CMP polissant, pour fournir une différence de taille entre la partie la plus élevée et la plus basse partie du film d'oxyde de silicium (2A) qui sert de repère d'alignement. Ainsi, un dispositif de semi-conducteur avec la structure d'isolement de fossé qui réalise un alignement fortement précis sans détérioration d'exécution de dispositif et une méthode pour fabriquer le dispositif de semi-conducteur peut être fourni.