A stacked dual-chip semiconductor packaging technology is proposed for the packaging of two semiconductor chips in one single package unit. The proposed dual-chip semiconductor package is characterized by an intercrossedly-stacked dual-chip arrangement which is constructed on a specially-designed leadframe having a supporting frame; a die pad supported on the supporting frame and having a peripheral-located upper portion and a centrally-located downset portion; and a set of leads linked to the supporting frame and arranged around the die pad. By the proposed packaging technology, a first semiconductor chip is mounted within the downset portion of the die pad, while a second semiconductor chip is mounted on the upper portion of the die pad in an intercrossedly-stacked manner in relation to the first semiconductor chip. Compared to the prior art, the propose technology allows the packaging process to be implemented in a less complex and more cost-effective manner. Moreover, since the underlying chip is attached to die pad, it allows an increased heat-dissipation efficiency to the semiconductor package.

Eine StaplungsDoppel-span Halbleiter-Verpackentechnologie wird für das Verpacken von zwei Halbleiterspänen in einer einzelnen Paketmaßeinheit vorgeschlagen. Das vorgeschlagene Doppel-Span Halbleiterpaket wird durch eine intercrossedly-StaplungsDoppel-span Anordnung gekennzeichnet, die auf einem speziell-entworfenen leadframe konstruiert wird, das einen stützenden Rahmen hat; eine Würfelauflage gestützt auf den stützenden Rahmen und Haben eines Zusatz-gefundenen oberen Teils und des zentral-gefundenen downset Teils; und ein Satz Leitungen verband mit dem stützenden Rahmen und ordnete um die Würfelauflage. Durch die vorgeschlagene Verpackentechnologie wird ein erster Halbleiterspan innerhalb des downset Teils der Würfelauflage angebracht, während ein zweiter Halbleiterspan am oberen Teil der Würfelauflage in eine intercrossedly-Staplungsweise in Beziehung zu dem ersten Halbleiterspan angebracht wird. Verglichen mit der vorherigen kunst, erlaubt die vorschlagentechnologie, daß der verpackenprozeß in einer weniger komplizierten und kosteneffektiveren Weise eingeführt wird. Außerdem da der zugrundeliegende Span zur Würfelauflage angebracht wird, erlaubt sie eine erhöhte Hitze-Ableitung Leistungsfähigkeit zum Halbleiterpaket.